1. 項(xiàng)目概述與核心價(jià)值最近在做一個(gè)傳感器數(shù)據(jù)采集的項(xiàng)目主控用的是FPGA傳感器那邊掛了好幾個(gè)用的都是I2C接口。一開始想著I2C協(xié)議簡(jiǎn)單網(wǎng)上找個(gè)IP核或者自己隨便寫個(gè)狀態(tài)機(jī)就搞定了。結(jié)果真上手才發(fā)現(xiàn)坑是一個(gè)接一個(gè)從設(shè)備地址沒(méi)響應(yīng)、SCL時(shí)鐘被從設(shè)備拉低Clock Stretching、多主機(jī)仲裁、不同速率下的時(shí)序裕量……這些問(wèn)題在軟件模擬或者用MCU的硬件I2C外設(shè)時(shí)可能不太明顯但在FPGA里用純邏輯實(shí)現(xiàn)每一個(gè)細(xì)節(jié)都得自己摳時(shí)序不對(duì)整個(gè)通信就廢了。所以我決定把這個(gè)“基于FPGA實(shí)現(xiàn)I2C主機(jī)控制器”的過(guò)程好好梳理一下寫成系列文章。這第一篇咱們不急著上代碼先把地基打牢。我會(huì)重點(diǎn)聊聊怎么從一個(gè)“協(xié)議說(shuō)明書”讀者轉(zhuǎn)變?yōu)橐粋€(gè)“協(xié)議實(shí)現(xiàn)者”的思考過(guò)程。我們得徹底搞懂I2C協(xié)議里那些容易被忽略的細(xì)節(jié)并基于這些理解設(shè)計(jì)出一個(gè)健壯、可配置、易于集成的FPGA模塊架構(gòu)。很多人調(diào)不通I2C問(wèn)題往往不是出在代碼語(yǔ)法而是從一開始對(duì)協(xié)議的理解和模塊劃分上就埋了雷。這篇文章就是幫你排掉這些“架構(gòu)雷”。2. I2C協(xié)議深度解析與FPGA實(shí)現(xiàn)難點(diǎn)I2CInter-Integrated Circuit協(xié)議確實(shí)以其簡(jiǎn)潔的兩線制串行數(shù)據(jù)線SDA和串行時(shí)鐘線SCL而聞名但它的簡(jiǎn)潔性恰恰對(duì)實(shí)現(xiàn)者的理解深度提出了更高要求。在FPGA中實(shí)現(xiàn)意味著你需要用硬件描述語(yǔ)言如Verilog或VHDL精確地模擬出協(xié)議規(guī)定的所有時(shí)序和狀態(tài)沒(méi)有任何現(xiàn)成的硬件狀態(tài)機(jī)可以依賴。2.1 協(xié)議核心狀態(tài)與信號(hào)機(jī)制首先我們必須拋棄“發(fā)送字節(jié)”和“接收字節(jié)”這種軟件層面的抽象在硬件視角下I2C通信是由一系列精確定義的信號(hào)事件組成的。起始S與停止P條件這是總線控制權(quán)的標(biāo)志。SDA在SCL高電平期間的下跳變是起始條件SDA在SCL高電平期間的上跳變是停止條件。在FPGA中我們需要持續(xù)采樣SDA和SCL線用邊沿檢測(cè)邏輯來(lái)準(zhǔn)確捕獲這兩個(gè)事件。這里第一個(gè)坑就來(lái)了由于總線是開漏結(jié)構(gòu)主設(shè)備只能拉低線路釋放后靠上拉電阻回到高電平。這個(gè)上升沿可能比較緩慢如果你的采樣時(shí)鐘不夠快或者邊沿檢測(cè)邏輯對(duì)毛刺敏感就可能誤判。數(shù)據(jù)傳輸與應(yīng)答ACK/NACK每個(gè)字節(jié)8位傳輸后必須跟一個(gè)應(yīng)答位。注意時(shí)鐘SCL完全由主設(shè)備控制除了時(shí)鐘拉伸。主設(shè)備在發(fā)送完8個(gè)比特后會(huì)在第9個(gè)時(shí)鐘周期釋放SDA線即輸出高阻態(tài)由上拉電阻拉高并在這個(gè)時(shí)鐘周期內(nèi)讀取SDA線的電平。如果從設(shè)備成功接收字節(jié)它應(yīng)該在這個(gè)時(shí)鐘周期內(nèi)將SDA拉低這表示應(yīng)答ACK如果保持高電平則表示非應(yīng)答NACK。很多初學(xué)者寫的代碼在這里依然試圖去“驅(qū)動(dòng)”SDA輸出一個(gè)高電平來(lái)表示等待應(yīng)答這是錯(cuò)誤的會(huì)導(dǎo)致主從設(shè)備同時(shí)驅(qū)動(dòng)總線產(chǎn)生沖突。時(shí)鐘拉伸Clock Stretching這是從設(shè)備“反客為主”的核心機(jī)制。當(dāng)從設(shè)備需要更多時(shí)間處理數(shù)據(jù)例如內(nèi)部EEPROM正在寫入時(shí)它可以在接收到一個(gè)比特后將SCL線主動(dòng)拉低并保持。只要SCL為低總線就進(jìn)入等待狀態(tài)。主設(shè)備的I2C控制器必須檢測(cè)到這一情況并暫停產(chǎn)生SCL時(shí)鐘直到檢測(cè)到從設(shè)備釋放了SCL線即SCL被上拉電阻拉回高電平。不支持時(shí)鐘拉伸的I2C主機(jī)是無(wú)法與許多低速?gòu)脑O(shè)備如EEPROM可靠工作的。在FPGA中實(shí)現(xiàn)要求我們的SCL輸出邏輯不是一個(gè)簡(jiǎn)單的時(shí)鐘分頻器而是一個(gè)能被從設(shè)備反饋信號(hào)“暫?！钡臓顟B(tài)機(jī)。2.2 FPGA實(shí)現(xiàn)面臨的獨(dú)特挑戰(zhàn)理解了基本信號(hào)機(jī)制我們來(lái)看看在FPGA里實(shí)現(xiàn)時(shí)哪些地方和用MCU的硬件I2C外設(shè)截然不同純數(shù)字邏輯模擬沒(méi)有專用的模擬電路處理開漏、毛刺和亞穩(wěn)態(tài)問(wèn)題。所有信號(hào)都經(jīng)過(guò)離散采樣抗干擾能力完全依賴于你的邏輯設(shè)計(jì)。時(shí)序精確性協(xié)議規(guī)定了t_{HD,STA},t_{LOW},t_{HIGH},t_{SU,DAT}等一系列時(shí)間參數(shù)。在MCU中這些通常由硬件自動(dòng)滿足。在FPGA中你需要一個(gè)基準(zhǔn)時(shí)鐘比如50MHz并通過(guò)計(jì)數(shù)器精確產(chǎn)生滿足這些時(shí)序要求的SCL周期和SDA切換點(diǎn)。例如標(biāo)準(zhǔn)模式100kHz下SCL低電平時(shí)間t_{LOW}需大于4.7μs。如果你的系統(tǒng)時(shí)鐘是50MHz周期20ns那么你需要計(jì)數(shù)4.7μs / 20ns 235個(gè)周期來(lái)保證低電平時(shí)間。雙向端口SDA處理這是Verilog編碼中的經(jīng)典難點(diǎn)。SDA線在主機(jī)模式下有時(shí)需要輸出0驅(qū)動(dòng)低有時(shí)需要輸出高阻態(tài)釋放總線以便讀取從機(jī)應(yīng)答或從機(jī)發(fā)送的數(shù)據(jù)。在Verilog中這通常通過(guò)一個(gè)inout端口并結(jié)合一個(gè)輸出使能信號(hào)sda_oe來(lái)實(shí)現(xiàn)。當(dāng)sda_oe1時(shí)sda_out的值驅(qū)動(dòng)到總線上當(dāng)sda_oe0時(shí)端口呈高阻此時(shí)可以讀取sda_in上的電平。設(shè)計(jì)時(shí)必須確保輸出使能邏輯的切換嚴(yán)格發(fā)生在SCL為低電平期間避免在SCL高時(shí)改變SDA導(dǎo)致產(chǎn)生意外的起始或停止條件。多主機(jī)仲裁雖然我們這個(gè)系列先實(shí)現(xiàn)單主機(jī)但一個(gè)健壯的架構(gòu)應(yīng)該為未來(lái)支持多主機(jī)仲裁留出可能性。仲裁的本質(zhì)是當(dāng)多個(gè)主機(jī)同時(shí)發(fā)起傳輸時(shí)它們會(huì)監(jiān)聽(tīng)SDA線。如果某個(gè)主機(jī)輸出高電平釋放總線但檢測(cè)到SDA線為低被另一個(gè)主機(jī)拉低那么它就仲裁失敗必須立即轉(zhuǎn)為從機(jī)模式并停止驅(qū)動(dòng)總線。這要求我們的主機(jī)模塊在輸出每一位數(shù)據(jù)后都能即時(shí)讀取SDA的實(shí)際狀態(tài)并與自身輸出進(jìn)行比較。3. 控制器架構(gòu)設(shè)計(jì)與狀態(tài)機(jī)規(guī)劃基于以上分析我們不能直接寫一個(gè)“一坨”的狀態(tài)機(jī)把從起始到停止的所有步驟都塞進(jìn)去。那樣會(huì)導(dǎo)致?tīng)顟B(tài)爆炸代碼難以維護(hù)和調(diào)試。我采用的是一種分層化、模塊化的設(shè)計(jì)思想將整個(gè)I2C主機(jī)控制器劃分為幾個(gè)協(xié)同工作的子模塊。3.1 系統(tǒng)級(jí)模塊劃分整個(gè)I2C主機(jī)控制器可以看作一個(gè)“命令執(zhí)行引擎”它接收來(lái)自用戶邏輯如一個(gè)微處理器軟核或另一個(gè)狀態(tài)機(jī)的指令然后精確地控制物理引腳產(chǎn)生對(duì)應(yīng)的I2C波形。I2C頂層模塊i2c_master對(duì)外提供簡(jiǎn)單的寄存器或FIFO接口用于接收命令如寫操作從機(jī)地址0x50寫入數(shù)據(jù)[0x00, 0x12, 0x34]和返回狀態(tài)。它內(nèi)部包含一個(gè)主控制狀態(tài)機(jī)Main FSM和比特位傳輸引擎Bit-Level Engine。主控制狀態(tài)機(jī)Main FSM這是大腦負(fù)責(zé)解析高層命令將其分解為一系列原子操作例如START-SEND_BYTE(0xA0)-CHECK_ACK-SEND_BYTE(0x00)-CHECK_ACK-STOP。它不關(guān)心一個(gè)比特具體怎么發(fā)只關(guān)心“發(fā)一個(gè)字節(jié)”、“收一個(gè)字節(jié)”、“檢查應(yīng)答”這些動(dòng)作的次序和結(jié)果。比特位傳輸引擎Bit-Level Engine這是四肢負(fù)責(zé)執(zhí)行最底層的操作。它接收來(lái)自主狀態(tài)機(jī)的“原子命令”如TX_BIT,RX_BIT,GEN_ACK,GEN_NACK并精確地控制SCL的高低電平、SDA的輸出使能和輸出值同時(shí)采樣SDA輸入。它會(huì)處理時(shí)鐘拉伸在每產(chǎn)生一個(gè)SCL高電平脈沖前先檢查SCL線是否已被從設(shè)備拉低即檢測(cè)到時(shí)鐘拉伸如果是則進(jìn)入等待狀態(tài)。時(shí)序發(fā)生器Timing Generator這是一個(gè)計(jì)數(shù)器根據(jù)配置的I2C速率如100k, 400k, 1M產(chǎn)生控制比特引擎步進(jìn)的節(jié)拍。它定義了SCL低電平、高電平的持續(xù)時(shí)間以及SDA數(shù)據(jù)建立/保持時(shí)間對(duì)應(yīng)的精確時(shí)鐘周期數(shù)。3.2 主控制狀態(tài)機(jī)Main FSM狀態(tài)設(shè)計(jì)主狀態(tài)機(jī)的狀態(tài)不宜過(guò)多應(yīng)圍繞“事務(wù)Transaction”來(lái)設(shè)計(jì)。一個(gè)典型的寫事務(wù)包括起始、發(fā)送地址含讀寫位、檢查應(yīng)答、發(fā)送數(shù)據(jù)、檢查應(yīng)答……停止。我設(shè)計(jì)的狀態(tài)集合大致如下IDLE空閑狀態(tài)等待命令。START發(fā)起起始條件。TX_ADDR發(fā)送7位地址1位讀寫方向。RX_ACK接收從機(jī)應(yīng)答。TX_DATA發(fā)送一個(gè)數(shù)據(jù)字節(jié)。RX_DATA接收一個(gè)數(shù)據(jù)字節(jié)。TX_ACK在讀取數(shù)據(jù)后主機(jī)發(fā)送應(yīng)答位ACK或NACK。STOP發(fā)起停止條件。ERROR處理錯(cuò)誤如無(wú)應(yīng)答。狀態(tài)之間的轉(zhuǎn)換由當(dāng)前狀態(tài)、比特引擎的“完成”信號(hào)以及ACK/NACK結(jié)果共同決定。例如在TX_ADDR狀態(tài)主狀態(tài)機(jī)命令比特引擎發(fā)送8個(gè)比特。發(fā)送完成后引擎發(fā)出bit_done信號(hào)主狀態(tài)機(jī)轉(zhuǎn)入RX_ACK狀態(tài)命令引擎接收1個(gè)比特即應(yīng)答位。收到后判斷此比特是0ACK還是1NACK如果是NACK則可能跳轉(zhuǎn)到ERROR或STOP狀態(tài)。3.3 比特位傳輸引擎Bit-Level Engine設(shè)計(jì)這是最核心也是最容易出錯(cuò)的部分。它可以是一個(gè)更細(xì)粒度的狀態(tài)機(jī)包含以下?tīng)顟B(tài)BIT_IDLE等待主狀態(tài)機(jī)命令。SCL_LOW將SCL輸出驅(qū)動(dòng)為低并根據(jù)命令準(zhǔn)備SDA數(shù)據(jù)在SCL低電平期間改變SDA是安全的。SCL_HIGH_PRE準(zhǔn)備釋放SCL為高。關(guān)鍵點(diǎn)在此狀態(tài)先檢查SCL輸入引腳是否為低被從機(jī)拉伸。如果是循環(huán)等待如果不是則進(jìn)入SCL_HIGH狀態(tài)。SCL_HIGH將SCL輸出驅(qū)動(dòng)為高實(shí)際上是釋放SCL輸出使能由上拉電阻拉高并在此狀態(tài)的中間時(shí)刻采樣SDA線以滿足數(shù)據(jù)建立時(shí)間。BIT_DONE一個(gè)比特處理完成通知主狀態(tài)機(jī)。這個(gè)引擎確保了每一個(gè)比特的傳輸都嚴(yán)格遵守“SCL低時(shí)改變SDASCL高時(shí)數(shù)據(jù)穩(wěn)定”的鐵律并自動(dòng)處理了時(shí)鐘拉伸。4. 關(guān)鍵模塊的Verilog實(shí)現(xiàn)要點(diǎn)與仿真有了清晰的架構(gòu)我們就可以著手編寫代碼了。這里我給出一些最關(guān)鍵部分的實(shí)現(xiàn)思路和代碼片段并解釋為什么這么做。4.1 頂層接口與參數(shù)化設(shè)計(jì)一個(gè)好的模塊應(yīng)該是可配置的。我們通過(guò)參數(shù)來(lái)定義系統(tǒng)時(shí)鐘頻率和所需的I2C時(shí)鐘頻率。module i2c_master #( parameter SYSTEM_CLK_FREQ 50_000_000, // 50 MHz 系統(tǒng)時(shí)鐘 parameter I2C_CLK_FREQ 100_000 // 100 kHz I2C時(shí)鐘 )( input wire clk, input wire rst_n, // 用戶控制接口 input wire i_cmd_valid, input wire [7:0] i_cmd_data, output reg o_cmd_ready, output reg o_busy, output reg o_error, // I2C物理接口 output reg scl_o, // SCL輸出值 output reg scl_oe, // SCL輸出使能 (1:驅(qū)動(dòng), 0:高阻) output reg sda_o, output reg sda_oe, input wire scl_i, // SCL輸入值 (用于檢測(cè)拉伸) input wire sda_i );注意scl_o/scl_oe和sda_o/sda_oe是分開的。這是實(shí)現(xiàn)開漏輸出的標(biāo)準(zhǔn)做法。*_oe1時(shí)驅(qū)動(dòng)*_o的值到引腳*_oe0時(shí)引腳為高阻態(tài)此時(shí)讀取*_i的值才是總線上的真實(shí)電平。絕對(duì)不要將*_o直接連接到inout型引腳而不使用使能信號(hào)。4.2 時(shí)序發(fā)生器的實(shí)現(xiàn)時(shí)序發(fā)生器根據(jù)兩個(gè)頻率參數(shù)計(jì)算出各個(gè)時(shí)序段需要的時(shí)鐘周期數(shù)。// 計(jì)算一個(gè)I2C時(shí)鐘周期對(duì)應(yīng)的系統(tǒng)時(shí)鐘周期數(shù) localparam integer CLK_DIVIDER SYSTEM_CLK_FREQ / (I2C_CLK_FREQ * 2); // 標(biāo)準(zhǔn)模式下高低電平時(shí)間各占一半周期。但協(xié)議要求t_{HIGH}和t_{LOW}有最小值。 // 這里簡(jiǎn)單對(duì)半分實(shí)際應(yīng)根據(jù)具體模式微調(diào)。 localparam integer HALF_PERIOD_CNT CLK_DIVIDER - 1; reg [15:0] clk_cnt; reg scl_tick; // 用于比特引擎步進(jìn)的節(jié)拍信號(hào) always (posedge clk or negedge rst_n) begin if (!rst_n) begin clk_cnt 0; scl_tick 0; end else if (o_busy) begin // 只在總線忙時(shí)計(jì)數(shù) if (clk_cnt HALF_PERIOD_CNT) begin clk_cnt 0; scl_tick ~scl_tick; // 每半個(gè)I2C周期翻轉(zhuǎn)一次 end else begin clk_cnt clk_cnt 1; end end else begin clk_cnt 0; scl_tick 0; end endScl_tick信號(hào)就是一個(gè)頻率為I2C時(shí)鐘頻率兩倍的節(jié)拍它的每個(gè)上升沿或下降沿都可以作為比特引擎狀態(tài)機(jī)切換狀態(tài)如從SCL_LOW切換到SCL_HIGH_PRE的觸發(fā)條件。4.3 比特引擎中處理時(shí)鐘拉伸這是比特引擎SCL_HIGH_PRE狀態(tài)的關(guān)鍵邏輯always (posedge clk or negedge rst_n) begin if (!rst_n) begin bit_state BIT_IDLE; // ... 其他復(fù)位 end else begin case (bit_state) // ... 其他狀態(tài) SCL_HIGH_PRE: begin // 準(zhǔn)備釋放SCL為高先檢查是否被從設(shè)備拉低 if (scl_i 1b0) begin // 從設(shè)備正在拉伸時(shí)鐘保持在此狀態(tài)等待 bit_state SCL_HIGH_PRE; end else begin // 從設(shè)備未拉伸可以釋放SCL scl_oe 1b0; // 釋放SCL線輸出高阻 bit_state SCL_HIGH; end end SCL_HIGH: begin if (scl_tick) begin // 半個(gè)周期到該拉低SCL了 scl_oe 1b1; // 驅(qū)動(dòng)SCL scl_o 1b0; // 驅(qū)動(dòng)為低 bit_state SCL_LOW; // ... 其他邏輯如通知主狀態(tài)機(jī)一個(gè)比特完成 end end // ... endcase end end關(guān)鍵點(diǎn)在SCL_HIGH_PRE狀態(tài)我們檢查的是scl_i輸入引腳的電平而不是scl_o我們?cè)噲D輸出的值。因?yàn)榧词刮覀兿脶尫臩CLscl_oe0如果從設(shè)備把它拉低了總線上的實(shí)際電平scl_i仍然是低。我們必須等待scl_i變高才能認(rèn)為從設(shè)備結(jié)束了拉伸我們才能安全地進(jìn)入SCL_HIGH狀態(tài)。4.4 仿真測(cè)試平臺(tái)Testbench搭建要點(diǎn)FPGA開發(fā)仿真先行。一個(gè)完善的測(cè)試平臺(tái)能節(jié)省大量板上調(diào)試時(shí)間。對(duì)于I2C主機(jī)我們需要模擬一個(gè)從設(shè)備如EEPROM。從設(shè)備模型編寫一個(gè)簡(jiǎn)單的任務(wù)task來(lái)模擬從設(shè)備行為。例如task i2c_slave_response; input [7:0] slave_addr; input rw; // 0:寫, 1:讀 inout sda; inout scl; // ... 內(nèi)部變量 begin // 1. 等待起始條件 // 2. 接收8位地址并與自身地址比較 // 3. 如果匹配在第9個(gè)時(shí)鐘周期拉低SDA發(fā)送ACK // 4. 根據(jù)RW位進(jìn)入發(fā)送或接收數(shù)據(jù)循環(huán) // 5. 在適當(dāng)?shù)臅r(shí)候模擬時(shí)鐘拉伸在某個(gè)ACK后主動(dòng)將scl拉低一段時(shí)間。 // 6. 等待停止條件 end endtask關(guān)鍵檢查點(diǎn)在Testbench中要加入斷言assertion或$display語(yǔ)句檢查起始/停止條件是否在SCL高時(shí)SDA有正確的跳變。數(shù)據(jù)位是否在SCL低時(shí)改變?cè)赟CL高時(shí)穩(wěn)定。主機(jī)在接收應(yīng)答位時(shí)是否正確地釋放了SDA線。當(dāng)從設(shè)備模型拉低SCL時(shí)主機(jī)是否停止了SCL的翻轉(zhuǎn)即scl_oe是否保持為0。波形查看使用ModelSim、Vivado Simulator等工具仔細(xì)對(duì)照I2C協(xié)議時(shí)序圖查看SDA和SCL的波形。重點(diǎn)關(guān)注切換邊沿和數(shù)據(jù)采樣點(diǎn)。5. 常見(jiàn)問(wèn)題、調(diào)試技巧與實(shí)戰(zhàn)心得即使設(shè)計(jì)再仔細(xì)第一次上板調(diào)試也難免遇到問(wèn)題。下面是我在多個(gè)項(xiàng)目中總結(jié)出的I2C調(diào)試“血淚史”。5.1 典型問(wèn)題排查清單現(xiàn)象可能原因排查方法從設(shè)備無(wú)應(yīng)答NACK1. 從設(shè)備地址錯(cuò)誤7位 vs 8位混淆。2. 從設(shè)備未上電或硬件連接問(wèn)題。3. 總線被意外拉低SCL/SDA短路。4.主機(jī)在應(yīng)答位周期沒(méi)有釋放SDA線最常見(jiàn)的設(shè)計(jì)錯(cuò)誤。1. 用邏輯分析儀抓取波形確認(rèn)發(fā)送的8位地址值7位地址1位R/W是否正確。2. 檢查電源、上拉電阻通常4.7kΩ。3. 斷電測(cè)量SCL/SDA對(duì)地電阻。4.重點(diǎn)查看波形在第9個(gè)SCL高電平期間主機(jī)的SDA線輸出是否變?yōu)楦咦璞憩F(xiàn)為緩慢上升的模擬波形以及從設(shè)備是否在此期間拉低了SDA。通信速度極慢或不穩(wěn)定1. 上拉電阻過(guò)大導(dǎo)致上升沿太慢違反t_{R}上升時(shí)間要求。2. FPGA引腳約束錯(cuò)誤驅(qū)動(dòng)能力或斜率設(shè)置不當(dāng)。3. 總線電容過(guò)大多個(gè)設(shè)備并聯(lián)導(dǎo)致。1. 測(cè)量SCL/SDA上升沿時(shí)間標(biāo)準(zhǔn)模式應(yīng)小于1000ns?？蛇m當(dāng)減小上拉電阻如從4.7kΩ換為2.2kΩ。2. 檢查FPGA工程的引腳約束文件確保I/O標(biāo)準(zhǔn)如LVCMOS正確可嘗試增強(qiáng)驅(qū)動(dòng)電流。3. 減少總線上的負(fù)載或使用緩沖器。只能讀寫第一個(gè)字節(jié)后續(xù)失敗1. 多字節(jié)讀寫時(shí)序錯(cuò)誤特別是重復(fù)起始條件Repeated Start處理不當(dāng)。2. 從設(shè)備如EEPROM頁(yè)寫等待時(shí)間不足內(nèi)部正在編程主機(jī)未檢測(cè)其時(shí)鐘拉伸。1. 確認(rèn)協(xié)議寫EEPROM時(shí)發(fā)送數(shù)據(jù)地址后是寫數(shù)據(jù)還是讀數(shù)據(jù)是否需要發(fā)重復(fù)起始條件用邏輯分析儀對(duì)比標(biāo)準(zhǔn)波形。2.在發(fā)送每個(gè)字節(jié)后的ACK周期以及發(fā)送地址后的ACK周期仔細(xì)檢查SCL線是否被從設(shè)備拉低拉伸。確保你的主機(jī)支持并正確處理了拉伸。邏輯分析儀顯示波形正確但數(shù)據(jù)不對(duì)1. 數(shù)據(jù)字節(jié)的位序MSB/LSB弄反。I2C協(xié)議規(guī)定先傳最高位MSB。2. 采樣點(diǎn)不對(duì)。主機(jī)應(yīng)在SCL高電平的中間采樣SDA確保數(shù)據(jù)穩(wěn)定。1. 核對(duì)代碼中數(shù)據(jù)移位的方向。{data[6:0], 1‘b0}和{1‘b0, data[6:0]}結(jié)果完全不同。2. 在比特引擎的SCL_HIGH狀態(tài)延遲若干個(gè)系統(tǒng)時(shí)鐘周期后再采樣sda_i以避開邊沿。5.2 板上調(diào)試必備工具與技巧邏輯分析儀Logic Analyzer這是調(diào)試數(shù)字通信協(xié)議的“眼睛”。推薦使用帶I2C協(xié)議解碼功能的型號(hào)如Saleae。它能直接將SDA/SCL波形解析成地址、數(shù)據(jù)、起始/停止等符號(hào)一目了然。沒(méi)有它調(diào)試I2C就像在黑暗中摸索。嵌入式ILAIntegrated Logic Analyzer對(duì)于Xilinx FPGAVivado或Intel FPGAQuartus SignalTap一定要學(xué)會(huì)使用片內(nèi)邏輯分析儀。它可以將FPGA內(nèi)部的關(guān)鍵信號(hào)如狀態(tài)機(jī)狀態(tài)state、計(jì)數(shù)器clk_cnt、輸出使能sda_oe、輸入值sda_i等實(shí)時(shí)抓取出來(lái)與外部邏輯分析儀抓到的引腳波形進(jìn)行對(duì)照。這是定位問(wèn)題發(fā)生在“內(nèi)部邏輯”還是“外部物理鏈路”的關(guān)鍵。分步調(diào)試法不要一開始就進(jìn)行完整的數(shù)據(jù)讀寫。按順序驗(yàn)證 a.起始/停止條件先讓FPGA循環(huán)發(fā)送起始-停止信號(hào)用邏輯分析儀看波形是否正確。 b.發(fā)送地址驗(yàn)證發(fā)送一個(gè)地址字節(jié)如0xA0及其后的ACK周期波形。 c.時(shí)鐘拉伸編寫一個(gè)簡(jiǎn)單的從設(shè)備模擬程序可以用另一個(gè)FPGA IO口模擬在ACK周期主動(dòng)拉低SCL觀察主機(jī)是否暫停。 d.完整事務(wù)最后再測(cè)試完整的讀寫序列。5.3 我的幾點(diǎn)核心心得狀態(tài)機(jī)要“瘦”主狀態(tài)機(jī)只負(fù)責(zé)流程比特引擎負(fù)責(zé)最底層的時(shí)序和信號(hào)。這樣結(jié)構(gòu)清晰出錯(cuò)也容易定位。如果把所有細(xì)節(jié)都塞進(jìn)一個(gè)狀態(tài)機(jī)很快就會(huì)變得難以維護(hù)。仿真覆蓋率很重要Testbench里要模擬各種情況正常讀寫、從設(shè)備NACK、時(shí)鐘拉伸、甚至模擬另一個(gè)主機(jī)發(fā)送仲裁失敗。仿真的時(shí)間投入會(huì)在板級(jí)調(diào)試時(shí)十倍地回報(bào)你。參數(shù)化設(shè)計(jì)把系統(tǒng)時(shí)鐘頻率、I2C速率、超時(shí)計(jì)數(shù)器長(zhǎng)度等都做成模塊參數(shù)。這樣你的IP核可以輕松復(fù)用在不同的項(xiàng)目中。重視輸入同步scl_i和sda_i是來(lái)自異步外部世界的信號(hào)必須經(jīng)過(guò)兩級(jí)寄存器同步后再在內(nèi)部邏輯中使用以避免亞穩(wěn)態(tài)問(wèn)題。從設(shè)備是“老師”當(dāng)你調(diào)不通時(shí)邏輯分析儀的波形就是最好的教材。多找?guī)讉€(gè)標(biāo)準(zhǔn)的I2C從設(shè)備芯片如AT24C02 EEPROM的數(shù)據(jù)手冊(cè)仔細(xì)研究它們的時(shí)序圖特別是關(guān)于頁(yè)寫周期、時(shí)鐘拉伸的說(shuō)明然后對(duì)比你的波形差異點(diǎn)往往就是問(wèn)題所在。這篇文章我們深入探討了在FPGA中實(shí)現(xiàn)I2C主機(jī)控制器的設(shè)計(jì)思路、架構(gòu)規(guī)劃和關(guān)鍵實(shí)現(xiàn)細(xì)節(jié)并分享了大量的調(diào)試經(jīng)驗(yàn)。下一篇文章我們將把上述架構(gòu)轉(zhuǎn)化為具體的Verilog代碼構(gòu)建一個(gè)完整的、參數(shù)化的I2C Master IP核并提供一個(gè)清晰的用戶接口讓你可以像調(diào)用函數(shù)一樣輕松地在你的FPGA項(xiàng)目中使用I2C功能。我們會(huì)從最基礎(chǔ)的比特引擎狀態(tài)機(jī)開始寫起一步步集成成完整的模塊并給出更加詳盡的仿真與測(cè)試案例。