從近似0基礎(chǔ)開始FPGA開發(fā) -- part.5 Vitis工程搭建Uart及GPIO前幾篇我們把Vivado里的硬件工程搭了起來Block Design里也把Zynq PS核配好并且導(dǎo)出了xsa硬件描述文件。但說實(shí)話到這一步很多剛開始接觸Zynq的朋友都會(huì)有點(diǎn)懵Vivado里看著那一堆block就已經(jīng)暈頭轉(zhuǎn)向了接下來那個(gè)叫Vitis的玩意兒又是干嘛的我到底在哪兒寫C代碼這一篇我不打算繞彎子直接動(dòng)手把Vitis工程從零到一建起來然后把UART串口和GPIO這兩個(gè)最基礎(chǔ)、但也是最常用的外設(shè)跑通。我盡量按我實(shí)際調(diào)試時(shí)一步步來的順序?qū)懩愀僮骰旧弦粋€(gè)晚上就能把這套流程吃透。先說幾個(gè)前提條件免得你卡在環(huán)境上Vivado版本2020.1及以上我這邊實(shí)測(cè)用的是2020.2和2021.1都沒問題如果你用的版本太老Vitis的界面和操作路徑會(huì)有差異。硬件環(huán)境是Zynq-7000系列或者Zynq UltraScale都行本文以Zynq-7000比如xc7z020為例ZU系列流程完全一樣只是PS側(cè)配置略有區(qū)別。你已經(jīng)按照我part.4的內(nèi)容在Vivado里完成Block Design的創(chuàng)建、PS側(cè)MIO/UART/GPIO的配置并且成功生成比特流、導(dǎo)出xsa文件。如果你還沒做這一步先回去補(bǔ)一下。好開始。1. 整體設(shè)計(jì)與思路拆解1.1 為什么用Vitis而不是老舊的SDK這是個(gè)老生常談的問題但還是要說清楚。Xilinx從2019.2版本開始把原來Vivado內(nèi)置的SDK工具徹底拆出來獨(dú)立成了Vitis統(tǒng)一軟件平臺(tái)。你如果之前用過2018.3、2019.1版本的SDK會(huì)發(fā)現(xiàn)Vitis基本就是換了個(gè)皮但底層改了不少東西編譯工具鏈從原來的arm-none-eabi-換成了通用的aarch64-linux-gnu或arm-linux-gnueabihf對(duì)不同操作系統(tǒng)的適配更好。不再區(qū)分SDK和Vivado的版本匹配問題只要Vitis版本匹配Vivado版本即可。支持多核開發(fā)、AI引擎開發(fā)、嵌入式Linux開發(fā)、HLS開發(fā)等多種模式說白了就是從MPSoC到RFSoC全覆蓋。站在我個(gè)人的角度Vitis最大的感受是它對(duì)CMake的支持更好了而且獨(dú)立的workspace管理比原來嵌在Vivado里那個(gè)SDK要清爽很多。當(dāng)然也有人吐槽Vitis啟動(dòng)慢、內(nèi)存占用高但用習(xí)慣了其實(shí)還好。1.2 打通UART和GPIO的完整鏈路不管你是做傳統(tǒng)嵌入式還是FPGA開發(fā)UART串口永遠(yuǎn)是調(diào)試的第一選擇。FPGA片上邏輯出了bug你總不能老用JTAG去抓信號(hào)吧通過串口打印log是最原始也最有效的手段。而GPIO就更基礎(chǔ)了——點(diǎn)燈?？梢哉fGPIO的工程跑通了你的Zynq開發(fā)環(huán)境就是真正能用的了后面什么DMA、中斷、自定義IP核都是建立在這套流程之上的。梳理一下我們這一篇要搞定的完整鏈路Vivado硬件工程導(dǎo)出xsa ↓ Vitis新建platform工程用xsa生成 ↓ Vitis新建application工程baremetal裸機(jī) ↓ SSH/串口工具連接開發(fā)板比如MobaXterm、SecureCRT ↓ 下載bitstream到PS/PL運(yùn)行程序 ↓ 串口打印UART測(cè)試信息和GPIO測(cè)試信息這個(gè)流程圖你看一眼心里就有底了后面每一個(gè)環(huán)節(jié)我都會(huì)展開說。1.3 選型定版MIO還是EMIOGPIO這塊很多人會(huì)在MIO和EMIO之間糾結(jié)。直接說我的經(jīng)驗(yàn)如果你只是做最簡(jiǎn)單的點(diǎn)燈驗(yàn)證優(yōu)先用MIO如果你的PL邏輯FPGA可編程邏輯部分也需要讀寫這個(gè)GPIO或者你想用PL側(cè)的引腳走線那就得用EMIO。MIO是PS側(cè)專用的引腳一共54個(gè)直接連到Zynq的PS管腳上不是通過PL邏輯的所以它不需要占PL資源也不需要在原理圖上做FPGA管腳約束。而EMIO是PS和PL之間的一個(gè)橋接接口它把PS的GPIO控制信號(hào)引到了PL側(cè)占PL引腳你需要在管腳約束里重新分配腳位。說白了MCU級(jí)別的GPIO讀寫功能用MIO就夠了如果你將來要做高速并行接口、或者希望用PL側(cè)的引腳來擴(kuò)展GPIO口再考慮EMIO。這篇我以MIO為主EMIO會(huì)在后面的中斷、自定義IP章節(jié)再單獨(dú)提。2. 核心配置Vivado端導(dǎo)出xsa和Vitis工程創(chuàng)建全流程2.1 從Vivado導(dǎo)出xsa前的最后一個(gè)檢查點(diǎn)很多人在這一步踩坑我特意把它單獨(dú)拉出來說。你在Vivado里打開Block Design雙擊Zynq PS核的配置界面確認(rèn)這幾項(xiàng)沒問題Peripheral I/O Pins里UART1要勾上或者你本來用的UART0也行并且記下它的MIO編號(hào)。一般Zynq開發(fā)板默認(rèn)用UART1MIO引腳編號(hào)可能是MIO48/MIO49具體看你板卡的原理圖。GPIO這一欄里MIO GPIO要勾上EMIO GPIO如果有需要也可以勾但本文不推薦用EMIO做主測(cè)試。檢查時(shí)鐘配置PS的CPU主頻通常給666.667MHz或650MHzDDR時(shí)鐘按你板卡顆粒實(shí)際參數(shù)來。另外提醒一點(diǎn)如果你要在Vivado里生成Bitstream記得Block Design里的地址映射別沖突保證PS側(cè)的UART地址、GPIO地址都沒有被PL側(cè)的IP核占用。這一步雖然簡(jiǎn)單但真有人在這里把UART地址搞錯(cuò)了后面Vitis里printf全打到空氣上。確認(rèn)完這些之后正常走Generate Bitstream。等跑完File-Export Hardware勾上Include bitstream導(dǎo)出得到.xsa文件。注意你導(dǎo)出xsa之后Vivado工程本身還可以繼續(xù)改但如果硬件配置變了比如新增IP核、修改了PS配置一定要重新生成bitstream并且重新導(dǎo)出xsa否則Vitis那邊用的還是舊的硬件描述。2.2 第一次打開Vitis工作區(qū)怎么建打開Vitis以后第一個(gè)彈窗就是讓你選workspace目錄。我建議你單獨(dú)建一個(gè)文件夾不要和Vivado工程混在一起比如我常用的目錄結(jié)構(gòu)project/ ├── vivado/ # Vivado工程目錄 ├── vitis/ # Vitis工作區(qū)目錄 ├── docs/選擇workspace定位到vitis目錄點(diǎn)Launch。進(jìn)入界面后File-New-Platform Project這里新建的就是平臺(tái)工程。輸入工程名比如platform_uart_gpio點(diǎn)Next。關(guān)鍵一步在Hardware Specification這里選擇我們剛才導(dǎo)出的xsa文件。如果你這里沒看見xsa選項(xiàng)可以點(diǎn)Browse手動(dòng)定位。下方Operating System選擇standalone裸機(jī)Processor選擇ps7_cortexa9如果是Zynq-7000的PS側(cè)。然后直接Finish。Vitis會(huì)自動(dòng)開始生成platform工程這一步會(huì)編譯所有驅(qū)動(dòng)庫、BSPBoard Support Package、鏈接腳本等耗時(shí)一二十秒正?，F(xiàn)象。2.3 platform工程產(chǎn)生完之后application工程怎么建平臺(tái)工程只是地基真正的用戶代碼在application工程里。右鍵platform工程或者Left面板的Platform標(biāo)簽下選擇New-Application Project。輸入應(yīng)用工程名比如uart_gpio_test點(diǎn)Next。這里會(huì)讓你選擇關(guān)聯(lián)哪個(gè)platform選我們剛建的platform_uart_gpio。繼續(xù)Next在模板那一堆例程里我強(qiáng)烈建議你選Empty Application而不是那些帶DDR測(cè)試、Hello World的模板。為啥選空的因?yàn)镠ello World模板雖然能直接跑通串口但它默認(rèn)幫你初始化好了很多東西你看不到背后的過程反而容易學(xué)個(gè)寂寞?？展こ套屇阕约呵妹恳恍写a出問題知道往哪兒找對(duì)新手最友好。當(dāng)然如果你這次純粹只為了驗(yàn)證環(huán)境串口通不通選Hello World也行。2.4 Vitis工程目錄結(jié)構(gòu)長(zhǎng)什么樣誰是誰的先搞清楚工程生成之后左側(cè)Project Explorer會(huì)看到這個(gè)結(jié)構(gòu)uart_gpio_test/ # 應(yīng)用工程 ├── src/ # 你的源代碼放這里 │ └── helloworld.c # 默認(rèn)模板生成的示例 ├── src/ ├── vitisconfig/ │ └── ... └── ... platform_uart_gpio/ # 平臺(tái)工程 ├── bsp/ # Board Support Package板級(jí)支持包 │ └── ps7_cortexa9_0/ │ ├── include/ # 驅(qū)動(dòng)頭文件 │ └── lib/ # 編譯好的庫 ├── hw/ # 硬件描述相關(guān) └── ...對(duì)初學(xué)者來說你只需要關(guān)心兩個(gè)地方應(yīng)用工程里的src目錄放你的main.c和其它源文件。平臺(tái)工程里的bsp目錄里面是所有Xilinx官方驅(qū)動(dòng)庫比如xuartps.hUART驅(qū)動(dòng)、xgpiops.hPS端GPIO驅(qū)動(dòng)。你include的頭文件就是從這里來的。一般來說你不用去手改bsp里面的內(nèi)容但如果你需要自定義鏈接腳本可以去bsp/ps7_cortexa9_0/libsrc/standalone_vX_X/src/里找lscript.ld按需修改。3. 核心細(xì)節(jié)解析UART和GPIO的寄存器與邏輯3.1 UART為何要從寄存器層面理解在Zynq里UART是可以直接通過掛在APB總線上的寄存器來控制的。你現(xiàn)在用Vitis寫的是C代碼但最終編譯出來執(zhí)行的就是對(duì)一組寄存器的讀寫操作。很多人會(huì)問“不就是調(diào)用Xil_Out32、Xil_In32這類函數(shù)嘛我直接查驅(qū)動(dòng)API不就行了”沒錯(cuò)API調(diào)用是最終的目的但你懂一點(diǎn)硬件底層邏輯真的遇到“printf打印出來是亂碼”、“串口沒反應(yīng)”這類問題時(shí)排查思路就完全不一樣了。Zynq的UART控制器是兼容16550的增強(qiáng)版本主要寄存器包括Control Register控制寄存器地址偏移0x00負(fù)責(zé)UART的使能、收發(fā)使能、波特率分頻設(shè)置。Mode Register模式寄存器偏移0x04選擇數(shù)據(jù)位、停止位、奇偶校驗(yàn)。Interrupt Enable Register中斷使能偏移0x08中斷開關(guān)。Channel Sts Register通道狀態(tài)寄存器偏移0x2C里面能看到FIFO是否為滿、是否為空。Receive/Transmit Holding Register偏移0x30往它寫數(shù)據(jù)就是發(fā)一個(gè)字節(jié)從它讀數(shù)據(jù)就是收一個(gè)字節(jié)。你在Vitis的bsp里看到的XUartPs_Send、XUartPs_Recv這些函數(shù)本質(zhì)上就是幫你把這些寄存器讀寫封裝好了。比如XUartPs_Send最核心的一步就是把數(shù)據(jù)循環(huán)寫入XUARTPS_FIFO_OFFSET這個(gè)偏移對(duì)應(yīng)的寄存器。這也是為什么理解寄存器映射這么重要你在芯片手冊(cè)上查寄存器地址然后用Xil_In32/Xil_Out32直接操作這其實(shí)就是寫驅(qū)動(dòng)最原生的方式。3.2 UART波特率背后的數(shù)學(xué)串口通信雙方要約定同一個(gè)波特率Zynq的UART控制器內(nèi)部有一個(gè)波特率發(fā)生器。它的核心公式是實(shí)際波特率 輸入時(shí)鐘頻率 / (CD × (BDIV 1))其中CDClock Divisor和BDIVBaud Rate Divisor是兩個(gè)分頻寄存器你只需要在Vitis的bsp或者代碼里給出目標(biāo)波特率驅(qū)動(dòng)會(huì)自動(dòng)計(jì)算合適的CD和BDIV。但如果你非要自己手動(dòng)算給你一個(gè)參考計(jì)算過程假設(shè)輸入時(shí)鐘為100MHz這個(gè)值取決于你在Vivado里給UART配置的時(shí)鐘Zynq標(biāo)準(zhǔn)情況下UART時(shí)鐘是50MHz或100MHz目標(biāo)波特率9600其實(shí)大多數(shù)情況下我們根本不需要手動(dòng)去算這些分頻數(shù)Xilinx的驅(qū)動(dòng)庫已經(jīng)幫我們算好了。但我們得知道一個(gè)關(guān)鍵點(diǎn)波特率能不能精確分頻取決于輸入時(shí)鐘頻率能否被目標(biāo)波特率整除。如果誤差太大比如高于2%通信就會(huì)出錯(cuò)亂碼。所以如果你在調(diào)試某些非標(biāo)準(zhǔn)波特率比如76800、250000發(fā)現(xiàn)串口數(shù)據(jù)偶爾錯(cuò)位先從配置里確認(rèn)UART時(shí)鐘然后計(jì)算一下分頻誤差往往就能解釋通。我在實(shí)際項(xiàng)目中用的比較多的是115200和921600。115200在50MHz時(shí)鐘下誤差很小921600稍大一點(diǎn)但只要在容差范圍內(nèi)日常調(diào)試完全沒問題。3.3 GPIO的MIO和EMIO再展開一點(diǎn)Zynq的GPIO控制器官方稱呼是“ps7_gpio”它其實(shí)是一個(gè)掛在APB總線上的通用寄存器組管理著MIO和EMIO兩類引腳。MIO一共54個(gè)引腳MIO0~MIO53直接作為PS的IO引腳使用可以配置為輸入、輸出、開漏等模式。EMIO則是把GPIO控制信號(hào)接到了PL側(cè)最多64個(gè)EMIO0~EMIO63不直接連接到物理引腳而是通過PL邏輯再連接到FPGA引腳上。這里有一個(gè)非常關(guān)鍵的差異MIO引腳是直接掛到PS的I/O bank上的它們的電平標(biāo)準(zhǔn)是固定的一般3.3V或1.8V由板卡硬件決定而EMIO引腳的電平呢取決于PL側(cè)的bank電壓這就意味著如果你要做不同電平標(biāo)準(zhǔn)的外設(shè)用EMIO更靈活。在代碼層面MIO和EMIO的操作方式是一樣的都是通過GPIO寄存器的DATA、DIRM、OEN等寄存器控制方向和數(shù)據(jù)。區(qū)別只在引腳編號(hào)MIO的編號(hào)直接是0~53。EMIO在軟件里被映射為編號(hào)54~117也就是你如果操作EMIO0對(duì)應(yīng)軟件里的pin號(hào)就是54。這解釋了為什么很多例程里看到的GPIO引腳號(hào)是54、55之類的——那多半是在操作EMIO。4. 實(shí)操過程完整UART與GPIO工程的編寫與驗(yàn)證4.1 初始化一下串口背下來這幾個(gè)函數(shù)在Vitis里寫裸機(jī)程序第一步永遠(yuǎn)是初始化外設(shè)。UART的初始化分為幾個(gè)層次你不一定每次都手動(dòng)接觸底層寄存器但核心的幾個(gè)函數(shù)得心里有數(shù)#include xparameters.h // 硬件參數(shù)定義滿是外設(shè)基地址 #include xuartps.h // UART驅(qū)動(dòng)頭文件 #include xil_printf.h // Xilinx輕量級(jí)printf static XUartPs UartInst; int uart_init(void) { int Status; XUartPs_Config *Config; // 1. 查找UART1的配置具體哪個(gè)UART要對(duì)應(yīng)你的Vivado設(shè)置 Config XUartPs_LookupConfig(XPAR_XUARTPS_0_DEVICE_ID); if (Config NULL) { return XST_FAILURE; } // 2. 初始化UART驅(qū)動(dòng)實(shí)例 Status XUartPs_CfgInitialize(UartInst, Config, Config-BaseAddress); if (Status ! XST_SUCCESS) { return XST_FAILURE; } // 3. 設(shè)置波特率可選默認(rèn)115200 Status XUartPs_SetBaudRate(UartInst, 115200); if (Status ! XST_SUCCESS) { return XST_FAILURE; } // 4. 設(shè)置UART工作模式8位數(shù)據(jù)位、無校驗(yàn)、1個(gè)停止位 XUartPs_SetFormat(UartInst, XUARTPS_FORMAT_8_BITS | XUARTPS_FORMAT_NO_PARITY); XUartPs_SetOperMode(UartInst, XUARTPS_OPER_MODE_NORMAL); return XST_SUCCESS; }幾個(gè)注意點(diǎn)XPAR_XUARTPS_0_DEVICE_ID這個(gè)宏在xparameters.h里定義你不需要記憶具體數(shù)值只需要知道它對(duì)應(yīng)的是Vivado里配置的UART實(shí)例編號(hào)。波特率如果不設(shè)置驅(qū)動(dòng)初始化時(shí)默認(rèn)也會(huì)設(shè)置為115200但顯式設(shè)置可以避免你后面改代碼時(shí)忘了。XUartPs_SetFormat調(diào)用后uart邏輯會(huì)復(fù)位如果你在中斷里發(fā)送數(shù)據(jù)順序要格外注意。4.2 GPIO初始化方向、輸出、讀取一個(gè)不少GPIO的操作比UART要簡(jiǎn)單直接。但正因?yàn)楹?jiǎn)單很多人反而容易忽略方向設(shè)置的順序問題?？创a#include xgpiops.h static XGpioPs GpioInst; #define MIO_PIN_NUM 7 // 以MIO7為例實(shí)際用哪個(gè)看你板卡 int gpio_init(void) { XGpioPs_Config *Config; int Status; // 1. 查找GPIO配置 Config XGpioPs_LookupConfig(XPAR_XGPIOPS_0_DEVICE_ID); if (Config NULL) { return XST_FAILURE; } // 2. 初始化GPIO控制器 Status XGpioPs_CfgInitialize(GpioInst, Config, Config-BaseAddr); if (Status ! XST_SUCCESS) { return XST_FAILURE; } // 3. 設(shè)置MIO7為輸出方向 XGpioPs_SetDirectionPin(GpioInst, MIO_PIN_NUM, 1); // 4. 使能MIO7輸出這一步很多新手會(huì)漏 XGpioPs_SetOutputEnablePin(GpioInst, MIO_PIN_NUM, 1); return XST_SUCCESS; }看到區(qū)別沒有SetDirectionPin設(shè)置方向SetOutputEnablePin使能輸出兩步缺一不可。這算是Xilinx GPIO驅(qū)動(dòng)的一個(gè)特點(diǎn)方向寄存器管方向輸出使能寄存器管輸出狀態(tài)兩步分開控制給硬件設(shè)計(jì)留了不少靈活性。如果你要讀取輸入方向設(shè)為0即可不需要調(diào)用SetOutputEnablePin。然后通過XGpioPs_ReadPin讀回來。// 設(shè)置MIO8為輸入 XGpioPs_SetDirectionPin(GpioInst, 8, 0); // 讀取MIO8的電平狀態(tài) u32 PinValue XGpioPs_ReadPin(GpioInst, 8);4.3 發(fā)送和接收阻塞式與中斷式的差別裸機(jī)環(huán)境下最常用的發(fā)送方式是輪詢/阻塞式。核心就是往FIFO丟數(shù)據(jù)丟一個(gè)檢查一下FIFO是否滿了滿了就等。int uart_send_string(const char *str) { while (*str ! \0) { // 等待發(fā)送FIFO不滿 while (XUartPs_IsTransmitFull(UartInst)) { // 空轉(zhuǎn)等待 } XUartPs_Send(UartInst, (void *)str, 1); str; } return XST_SUCCESS; }接收端類似理論上可以輪詢接收FIFO是否有數(shù)據(jù)然后讀出來。但實(shí)際項(xiàng)目里串口接收更多是用中斷方式不然CPU空轉(zhuǎn)等數(shù)據(jù)浪費(fèi)太高。中斷方式的使用我放在后面常見問題部分講因?yàn)樾率肿鲵?yàn)證階段輪詢收發(fā)已經(jīng)完全夠用先把中斷理解成為“串口收到數(shù)據(jù)后自動(dòng)跳進(jìn)一個(gè)回調(diào)函數(shù)”就對(duì)了。4.4 把UART和GPIO合到一起LED點(diǎn)燈和串口回環(huán)有了上面的初始化函數(shù)合到一起寫個(gè)完整的main.c就很輕松了。這里我設(shè)計(jì)一個(gè)最簡(jiǎn)單的驗(yàn)證流程上電初始化UART和GPIO。串口打印一段歡迎信息。循環(huán)里翻轉(zhuǎn)LEDMIO7控制一個(gè)LED或直接測(cè)量電平變化每次翻轉(zhuǎn)后串口打印當(dāng)前狀態(tài)。同時(shí)做串口回環(huán)測(cè)試收到什么發(fā)送什么方便驗(yàn)證收發(fā)通路。int main(void) { int Status; // 初始化UART Status uart_init(); if (Status ! XST_SUCCESS) { return XST_FAILURE; } // 初始化GPIO Status gpio_init(); if (Status ! XST_SUCCESS) { return XST_FAILURE; } xil_printf(UART and GPIO test started...\r\n); u32 LedState 0; while (1) { // 翻轉(zhuǎn)LED XGpioPs_WritePin(GpioInst, MIO_PIN_NUM, LedState); LedState ~LedState; xil_printf(LED state: %d\r\n, LedState); // 簡(jiǎn)單回環(huán)收到一個(gè)字節(jié)發(fā)送一個(gè)字節(jié) u8 RxBuffer; if (XUartPs_IsReceiveData(UartInst)) { XUartPs_Recv(UartInst, RxBuffer, 1); XUartPs_Send(UartInst, RxBuffer, 1); } // 延時(shí)不然LED翻轉(zhuǎn)太快肉眼看不出來 for (volatile int i 0; i 10000000; i); } return 0; }這里有一個(gè)非常典型的細(xì)節(jié)xil_printf不是標(biāo)準(zhǔn)的printf它是Xilinx裁剪過的一個(gè)輕量級(jí)打印函數(shù)不支持浮點(diǎn)數(shù)打印默認(rèn)情況下但支持%d、%s、%x、%c這些基本的。好處是占內(nèi)存小壞處是如果你要打印浮點(diǎn)數(shù)或者用%f你會(huì)得到錯(cuò)誤結(jié)果或者編譯報(bào)警。如果你在裸機(jī)工程里特別喜歡用標(biāo)準(zhǔn)printf需要在編譯器里把標(biāo)準(zhǔn)庫鏈接進(jìn)來并且在BSP設(shè)置里把stdout重定向到UART。操作方法是右鍵platform工程Board Support Package Settings找到stdin和stdout把它們都設(shè)置為ps7_uart_1即可。4.5 下載運(yùn)行bitstream先下還是程序先跑這個(gè)順序問題幾乎每次帶新人都會(huì)遇到。Zynq這種PSPL一體的芯片上電后首先是PS側(cè)啟動(dòng)如果你想讓PL邏輯比如自定義的IP核、Verilog模塊也能工作就需要先把bitstream下載到PL的配置寄存器里去。在Vitis里運(yùn)行應(yīng)用工程之前有兩種方式把bitstream配置進(jìn)PL方式一在Xilinx菜單的Program FPGA里選擇你的bitstream文件在platform_uart_gpio/hw/目錄下能找到點(diǎn)擊Program。方式二直接選擇應(yīng)用工程右鍵Run As-Launch Hardware。Vitis通常會(huì)提示你選擇是否Program FPGA。有時(shí)候你會(huì)發(fā)現(xiàn)不下載bitstreamUART和GPIOMIO也能工作這是因?yàn)镸IO是屬于PS側(cè)的它不依賴PL配置。但如果你用了EMIO或者PL邏輯模塊不下載bitstreamPL側(cè)的活動(dòng)就統(tǒng)統(tǒng)不生效。所以建議你養(yǎng)成習(xí)慣每次下載運(yùn)行前先Program FPGA一次。5. 常見問題與排查技巧實(shí)錄5.1 串口完全沒有輸出可能不只是代碼問題這是新手遇到最多的問題。我直接按優(yōu)先級(jí)列排查清單檢查串口工具參數(shù)波特率、數(shù)據(jù)位、停止位、校驗(yàn)位必須和代碼里一致。如果設(shè)置了硬件流控RTS/CTSZynq的UART1默認(rèn)引腳不一定是全功能很容易卡死。檢查USB轉(zhuǎn)串口模塊的接線TXD接RXD、RXD接TXD、GND共地。很多人第一次接反了查半天。檢查串口工具“打開串口”了沒你以為打印出來了結(jié)果工具沒開或者被其它進(jìn)程占用了Windows下串口被多個(gè)工具占用是常見問題。在Vitis里看Run控制臺(tái)確認(rèn)程序已經(jīng)Downloaded成功并且開始運(yùn)行了。如果程序卡死在某個(gè)初始化階段串口同樣沒輸出。用示波器/邏輯分析儀測(cè)UART TX引腳的波形。如果你能看到串口數(shù)據(jù)波形但電腦收不到說明是電平轉(zhuǎn)換或USB轉(zhuǎn)串口模塊的問題如果你壓根看不到波形問題就在Zynq側(cè)代碼或引腳配置。有次我一個(gè)朋友遇到串口沒輸出查了兩個(gè)小時(shí)結(jié)果發(fā)現(xiàn)是USB轉(zhuǎn)串口模塊是壞的換個(gè)模塊馬上就好。從此我學(xué)到一個(gè)教訓(xùn)不要過度相信硬件排查問題時(shí)先用替換法把鏈路每一環(huán)都驗(yàn)證一遍。5.2 打印出來是亂碼波特率誰的鍋一串亂碼第一反應(yīng)就是波特率不對(duì)。這倒不一定是代碼里配置的波特率不對(duì)還可能是串口助手的波特率和你代碼里的不匹配。檢查代碼里XUartPs_SetBaudRate那行以及串口助手的設(shè)置。如果代碼里沒設(shè)置波特率驅(qū)動(dòng)默認(rèn)值不一定是115200部分版本的bsp默認(rèn)確實(shí)是9600或115200但你必須確認(rèn)。晶振頻率不對(duì)。Zynq上UART時(shí)鐘來源于PS側(cè)的IO PLL或者某個(gè)可編程時(shí)鐘默認(rèn)都是正常配置的但如果你在Vivado里置了奇怪的時(shí)鐘頻率實(shí)際波特率就會(huì)偏離理論值。你的USB轉(zhuǎn)串口模塊質(zhì)量太差在921600這類高波特率下收發(fā)不穩(wěn)定換回115200試試就知道。另外xil_printf打印%d的時(shí)候偶爾也會(huì)有亂碼感但那種亂碼通常是格式不對(duì)比如打印了無符號(hào)當(dāng)有符號(hào)和波特率亂碼的“整體錯(cuò)位”還是能區(qū)分的。5.3 GPIO引腳沒反應(yīng)先查物理連接再查軟件號(hào)GPIO點(diǎn)燈沒反應(yīng)排查思路要分硬件和軟件兩個(gè)層面。硬件層面確認(rèn)你操作的那個(gè)MIO引腳確實(shí)引到了板卡上的LED或者測(cè)試點(diǎn)。很多開發(fā)板的MIO引腳并不是全部引出可能被DDR、FLASH、SD卡等占用了。確認(rèn)板卡原理圖上LED的極性。如果LED是低電平點(diǎn)亮你寫1它反而不亮寫0才亮。確認(rèn)沒有和別的外設(shè)共用一個(gè)引腳導(dǎo)致電平?jīng)_突。軟件層面確認(rèn)你用的引腳號(hào)對(duì)上了。MIO編號(hào)為0~53EMIO映射為54~117。誤把EMIO當(dāng)MIO或者反過來是最常見的錯(cuò)法。確認(rèn)初始化代碼順序先設(shè)方向再使能輸出順序反了偶爾會(huì)出怪問題。檢查XPAR_XGPIOPS_0_DEVICE_ID到底對(duì)應(yīng)哪個(gè)GPIO控制器的設(shè)備ID如果板卡上GPIO控制器例化不止一個(gè)別選錯(cuò)。遇到這類問題最快的辦法是用萬用表測(cè)一下引腳電平看它有沒有在高低電平之間翻轉(zhuǎn)。只要電平在跳問題八成出在你和板卡LED之間的物理連接如果電平根本沒反應(yīng)就去查軟件配置。5.4 中斷方式的UART接收初始化順序有個(gè)坑雖然本篇重點(diǎn)是輪詢但邁向真實(shí)項(xiàng)目一定繞不開中斷收發(fā)。給你一個(gè)最小可用的中斷初始化參考int uart_interrupt_init(void) { // 把UART的中斷handler掛到GIC中斷控制器上 XScuGic_Config *IntcConfig; XScuGic IntcInst; IntcConfig XScuGic_LookupConfig(XPAR_SCUGIC_0_DEVICE_ID); XScuGic_CfgInitialize(IntcInst, IntcConfig, IntcConfig-CpuBaseAddress); // 設(shè)置UART中斷的回調(diào)函數(shù) XUartPs_SetHandler(UartInst, (XUartPs_Handler)Uart_Intr_Handler, UartInst); // 連接中斷到GIC XScuGic_Connect(IntcInst, XPAR_XUARTPS_0_INTR, (Xil_ExceptionHandler)XUartPs_InterruptHandler, UartInst); XScuGic_Enable(IntcInst, XPAR_XUARTPS_0_INTR); // 開啟UART接收FIFO中斷 XUartPs_SetInterruptMask(UartInst, XUARTPS_IXR_RXOVR | XUARTPS_IXR_RXEMPTY); return XST_SUCCESS; }踩坑點(diǎn)在于XUartPs_SetHandler設(shè)置的回調(diào)函數(shù)其調(diào)用時(shí)機(jī)是在中斷服務(wù)程序里但中斷服務(wù)程序本身要掛到GIC上順序不能反。如果你先開GIC使能再設(shè)回調(diào)就可能出現(xiàn)中斷已經(jīng)來了但handler還沒有被注冊(cè)導(dǎo)致前程未卜的跑飛。另外XUARTPS_IXR_RXEMPTY這個(gè)中斷條件指的是接收FIFO為空時(shí)觸發(fā)在實(shí)際使用中通常配合其它條件。真正常用的接收中斷觸發(fā)條件是XUARTPS_IXR_RXOVR接收溢出或者XUARTPS_IXR_RXFULLFIFO滿具體用哪個(gè)取決于你的FIFO閾值設(shè)置。我建議先用RXFULL配合讀取FIFO深度邏輯更直觀。5.5 Vitis編譯報(bào)錯(cuò)但警告不顯示試試CleanVitis偶爾會(huì)抽風(fēng)代碼邏輯沒問題編譯卻報(bào)警告或錯(cuò)誤而且錯(cuò)誤信息指向了一些奇怪的文件。遇到這種情況先別慌著改代碼右鍵工程Clean Project然后重新Build。八成是增量編譯的緩存出了問題。如果Clean后還是報(bào)錯(cuò)再看是不是BSP生成有問題。這時(shí)候可以在platform上右鍵Rebuild Platform讓BSP重新生成一遍。通常這么一輪下來偽報(bào)錯(cuò)就消失了。還有一種極端情況xparameters.h里面的設(shè)備ID和你verilog/IP里的不完全一致導(dǎo)致驅(qū)動(dòng)的LookupConfig返回NULL。這種情況下程序編譯能過運(yùn)行時(shí)卻卡死。你要打開bsp/ps7_cortexa9_0/include/xparameters.h手動(dòng)確認(rèn)里面的UART設(shè)備ID和基地址和你Vivado配置的一致。6. 經(jīng)驗(yàn)總結(jié)與踩坑記錄6.1 我的UART初始化黃金順序我經(jīng)過大量的調(diào)試最終總結(jié)出一個(gè)最穩(wěn)的初始化順序在新項(xiàng)目里我都是直接套用LookupConfig獲取配置結(jié)構(gòu)體。CfgInitialize初始化驅(qū)動(dòng)實(shí)例。SetOperMode設(shè)置為Normal模式確保之前如果跑過別的模式先復(fù)位到正常狀態(tài)。SetBaudRate設(shè)置波特率。SetFormat設(shè)置幀格式先設(shè)置格式再使能發(fā)送接收。如果開中斷在這里設(shè)置Handler并且使能中斷。核心邏輯是先讓控制器回到一個(gè)干凈的初始狀態(tài)然后再按“波特率→幀格式→收發(fā)使能”的順序向下配置。其中SetOperMode最好在SetBaudRate之前因?yàn)樗锩嫔婕暗揭粋€(gè)軟件復(fù)位。我見過有人反過來寫結(jié)果波特率怎么設(shè)都不對(duì)其實(shí)就是因?yàn)闆]先復(fù)位。6.2 想少踩GPIO的坑硬件先確認(rèn)三件事引腳有沒有被別的功能復(fù)用Zynq同一個(gè)MIO引腳往往有多種復(fù)用功能查看數(shù)據(jù)手冊(cè)里的Table of Pin Definitions看清楚哪個(gè)功能優(yōu)先占用。電平標(biāo)準(zhǔn)MIO的電平由硬件確定一般3.3V。如果要驅(qū)動(dòng)5V的邏輯中間必須加電平轉(zhuǎn)換不能直接懟。上拉/下拉很多開發(fā)板的LED、按鍵電路自帶電阻如果你的輸出模式和外圍電路不匹配讀到的電平可能和你寫的不一致。如果你在做按鍵輸入檢測(cè)外部沒有上拉電阻的話記得在片內(nèi)使能弱上拉。Zynq的GPIO控制器里可以配置上拉/下拉對(duì)應(yīng)的API是XGpioPs_SetPullType這在按鍵懸空時(shí)很有用。6.3 從工程管理的角度建議你養(yǎng)成兩個(gè)習(xí)慣第一個(gè)習(xí)慣是把xsa文件當(dāng)成交付物來管理。每次硬件配置有變化就重新導(dǎo)出xsa并且覆蓋舊的同時(shí)在git提交記錄里注明改動(dòng)內(nèi)容。后期如果出現(xiàn)三四個(gè)硬件版本你就會(huì)發(fā)現(xiàn)這個(gè)習(xí)慣能救命。第二個(gè)習(xí)慣是application工程的src目錄只放自己的源碼別把編譯生成的中間文件塞進(jìn)去。Vitis的構(gòu)建目錄默認(rèn)在工程內(nèi)部的build/下如果git提交時(shí)把build目錄也提交了會(huì)特別亂。在.gitignore里把build/和.metadata/忽略掉能省去很多麻煩。7. 把這兩個(gè)外設(shè)吃透之后下一步該學(xué)什么我一直跟新人說UART和GPIO是Zynq開發(fā)的兩條腿把這兩條腿站穩(wěn)了后面走路才不歪。你花一晚上跟著這篇文章跑通了UART回環(huán)和GPIO點(diǎn)燈恭喜你Zynq的開發(fā)大門已經(jīng)打開了。接下來你可以按這個(gè)路線往下走給UART加上中斷收發(fā)做一個(gè)帶簡(jiǎn)易命令行的串口調(diào)試工具。把GPIO擴(kuò)展成按鍵中斷配合定時(shí)器做一個(gè)周期性任務(wù)調(diào)度。去了解一下Zynq的DDR內(nèi)存和DMA這是性能和復(fù)雜邏輯的起點(diǎn)?？紤]通過EMIO把PS側(cè)的GPIO連到PL側(cè)和你的Verilog邏輯聯(lián)動(dòng)。實(shí)話說Zynq這套系統(tǒng)比純MCU復(fù)雜比純FPGA又多了個(gè)CPU但它的魅力也正在于此軟件和硬件在你手里同一個(gè)工具鏈里打通了。你既可以寫C來控制外設(shè)又可以用HDL來實(shí)現(xiàn)并行邏輯這種“軟硬通吃”的體驗(yàn)是單獨(dú)學(xué)STM32或單獨(dú)學(xué)Verilog都很難感受到的。我這邊還留了幾個(gè)擴(kuò)展方向比如通過UART給PL下發(fā)配置參數(shù)、用GPIO模擬I2C/SPI時(shí)序等等后面如果你們有興趣我再寫具體篇目。先到這有問題評(píng)論區(qū)交流。最后說個(gè)親測(cè)有用的小技巧如果你在驗(yàn)證UART收發(fā)的時(shí)候手里沒有邏輯分析儀可以把TX和RX直接短接然后在程序里發(fā)一個(gè)字節(jié)看看能不能收到——能收到就說明UART的收發(fā)通路是完好的排除法排查起來特別快。