1. 項目概述從理想模型到現實困境在模擬電路設計的日常工作中運算放大器Op-Amp積分器是一個我們再熟悉不過的電路了。無論是信號處理中的濾波、波形生成還是控制系統(tǒng)中的積分環(huán)節(jié)它都扮演著核心角色。教科書和大多數入門資料里積分器通常被描繪成一個近乎完美的模型一個運放一個電阻一個電容輸入電壓經過電阻對電容充電輸出電壓就是輸入電壓對時間的積分。這個模型簡潔、優(yōu)雅也足夠應付很多基礎的理論分析和考試。然而一旦你真正動手搭建一個積分器尤其是對精度、帶寬或者動態(tài)范圍有要求時就會立刻撞上一堵名為“現實”的墻。你會發(fā)現實際測得的積分波形會漂移高頻響應不如預期甚至在某些條件下電路會變得不穩(wěn)定。追根溯源很多問題的癥結都指向了一個在理想模型中被完全忽略的參數運算放大器的輸出阻抗。這個項目標題“Integrator Limitations: The Op-Amp’s Output Impedance”精準地戳中了從理論邁向實踐的關鍵痛點。它不是在討論運放的增益帶寬積、壓擺率這些更常被提及的參數而是聚焦于那個看似微不足道實則影響深遠的輸出阻抗。對于一名電子工程師或愛好者來說深入理解輸出阻抗如何限制積分器的性能是擺脫“紙上談兵”、設計出可靠、高性能模擬電路必須跨越的一道坎。本文將帶你徹底拆解這個“隱形殺手”從原理分析、定量計算到實測驗證一步步揭示輸出阻抗帶來的限制并分享在實際設計中如何規(guī)避或補償這些影響。2. 理想積分器模型與輸出阻抗的引入2.1 重溫理想積分器的運作原理我們先快速回顧一下理想積分器的基本構成。一個反相積分器的典型電路是在運放的反相輸入端-通過一個電阻R連接輸入信號Vin同時在反相輸入端與輸出端Vout之間連接一個電容C。運放的同相輸入端通常接地。依托于運放“虛短”兩個輸入端電壓相等和“虛斷”輸入端不取電流的理想化假設我們可以輕松推導出其傳遞函數。流過電阻R的電流 I_R Vin / R。由于“虛斷”這個電流全部流入電容C即 I_C I_R。電容兩端的電壓 Vc 與其電流的關系是 I_C C * d(Vc)/dt。注意這里Vc是電容兩端的電壓其正端在運放的反相輸入端虛地約0V負端在運放輸出端Vout所以 Vc 0 - Vout -Vout。由此得到C * d(-Vout)/dt Vin / R整理后得到dVout/dt - (1/(R*C)) * Vin對時間積分得到我們熟悉的公式Vout(t) - (1/(R*C)) * ∫ Vin(τ) dτ Vout(0)其中Vout(0)是電容上的初始電壓。這個公式清晰地表明輸出電壓是輸入電壓的積分時間常數由R和C的乘積決定。在這個推導中一個隱含的關鍵假設是運放的輸出端是一個完美的電壓源。這意味著無論負載在這里就是電容C需要汲取多大的電流運放都能瞬間、無損耗地提供從而確保輸出端電壓Vout嚴格等于其內部產生的電壓。換句話說理想運放的輸出阻抗為零。2.2 現實運放的輸出阻抗它是什么從哪里來現實中的運算放大器絕非理想電壓源。其輸出級通常由晶體管Bipolar或CMOS構成的推挽或射極跟隨器電路組成。這些晶體管本身具有有限的導通電阻再加上內部保護電路、布線電阻等因素共同構成了一個非零的、復雜的輸出阻抗Ro。這個輸出阻抗Ro通常很小對于通用運放可能在幾十到幾百歐姆之間對于一些驅動能力強的緩沖器可以低至1歐姆以下。在數據手冊中它可能直接給出“Output Impedance”的典型值也可能通過“開環(huán)輸出電阻”或在一定測試條件下的參數間接體現。重要的是這個輸出阻抗Ro并非一個簡單的固定電阻。它是頻率的函數。在低頻時運放開環(huán)增益極高負反饋作用極強使得閉環(huán)輸出阻抗變得非常小Ro_closed Ro_open / (1Aβ)其中A是開環(huán)增益β是反饋系數。這正是負反饋的魔力也是我們通常感覺運放輸出“很硬”的原因。然而隨著頻率升高運放的開環(huán)增益A開始以-20dB/十倍頻程滾降。當A下降到一定程度時負反饋的深度減弱輸出阻抗Ro_closed會逐漸上升趨近于其開環(huán)值Ro_open。對于積分器而言其反饋網絡是一個電容反饋系數β本身就是頻率的函數β 1/(jωRC1) 在反相端輸入時情況稍復雜但電容的阻抗隨頻率變化是關鍵。這使得輸出阻抗對積分器的影響變得更加復雜和顯著。注意切勿將運放的輸出阻抗與“驅動能力”或“最大輸出電流”混為一談。輸出阻抗描述的是輸出端對外表現出的“軟硬度”是交流小信號參數而驅動能力更多關聯到輸出級的電流源/吸能力是大信號參數。一個運放可能驅動能力很強能輸出100mA但其小信號輸出阻抗在某個頻率下可能并不低。3. 輸出阻抗如何具體限制積分器性能當我們在積分器模型中引入一個非零的輸出阻抗Ro時電路模型就發(fā)生了根本變化。運放不再能將其內部產生的電壓完美地送達電容C的上端即電路輸出端。Ro與電容C形成了一個額外的、不受歡迎的低通濾波網絡。這個簡單的變化會從多個維度侵蝕積分器的理想特性。3.1 對頻率響應與帶寬的限制這是最直接的影響?？紤]實際的輸出節(jié)點運放內部產生的理想輸出電壓V_ideal需要經過Ro和C的分壓才能得到我們實際測量到的輸出電壓Vout。這構成了一個一階RC低通濾波器。其傳遞函數為Vout / V_ideal 1 / (1 jω * Ro * C)這個濾波器的-3dB截止頻率為f_c 1 / (2π * Ro * C)這意味著什么假設你設計了一個時間常數τ R*C 0.01秒的積分器例如R10kΩ, C1μF希望它對一定頻率的信號進行積分。如果所用運放的輸出阻抗Ro在目標頻率下為100Ω那么由Ro和C構成的這個寄生低通濾波器的截止頻率f_c約為1.6kHz。也就是說對于遠高于1.6kHz的信號分量即使運放內部完美地產生了積分后的電壓也會在輸出端被Ro和C嚴重衰減。你電路的實際高頻積分能力被輸出阻抗“卡了脖子”有效帶寬遠低于理論預期。更糟糕的是這個寄生極點會與積分器本身的主極點位于頻率原點以及運放自身的其他極點相互作用影響電路的相位裕度可能引發(fā)振鈴甚至振蕩尤其是在要求高精度積分或高速場合。3.2 引入積分誤差與直流漂移積分器對直流或低頻誤差極其敏感因為積分作用會將任何微小的直流偏移無限累積導致輸出飽和。輸出阻抗Ro會引入兩種類型的誤差靜態(tài)誤差運放本身存在輸入偏置電流Ib和輸入失調電壓Vos。在理想模型中偏置電流流過電阻R會產生一個失調電壓。在實際電路中輸出阻抗Ro的存在意味著為了給偏置電流提供通路并在輸出端建立正確的電壓運放內部必須產生一個額外的電壓來克服Ro上的壓降。這會使得輸出端的實際靜態(tài)電壓與計算值出現偏差。雖然對于交流積分我們可以用電容隔直但輸出阻抗會影響初始條件的建立精度。動態(tài)誤差當輸入信號Vin變化時流過電容C的電流Ic C * d(Vout)/dt隨之變化。這個變化的電流會流過輸出阻抗Ro在Ro上產生一個變化的壓降V_drop Ic * Ro Ro * C * d(Vout)/dt。這個壓降使得實際輸出Vout與運放內部產生的理想積分電壓V_ideal之間始終存在一個與輸出電壓變化率成正比的差值。對于快速變化的信號這個誤差會非常顯著。它本質上是一種非線性失真因為誤差項本身與信號導數相關。3.3 對負載驅動能力的額外負擔在實際系統(tǒng)中積分器的輸出端往往需要驅動后續(xù)電路例如一個ADC的輸入、一個緩沖器或者一段電纜。這些負載可以等效為一個并聯的負載電阻R_L和負載電容C_L。輸出阻抗Ro的存在使得驅動外部負載的任務變得更加艱巨驅動R_LRo與R_L分壓導致信號幅度衰減。為了驅動低阻負載運放需要輸出更大電流這可能在Ro上產生更大的壓降和功耗。驅動C_L外部負載電容C_L會與運放的輸出阻抗Ro形成另一個低通濾波器進一步限制帶寬。更危險的是C_L與運放內部的補償網絡相互作用極易導致相位裕度不足引起電路振蕩。輸出阻抗Ro越大電路對負載電容C_L就越敏感。在積分器場景中電容C是固有的它本身就是一個容性負載。輸出阻抗Ro的存在已經讓運放處于驅動容性負載的“壓力狀態(tài)”。再額外加上C_L穩(wěn)定性風險會指數級增加。4. 定量分析與仿真驗證理解了原理我們需要通過定量計算和仿真來直觀感受影響的程度。這是將定性認知轉化為工程設計直覺的關鍵一步。4.1 建立包含Ro的積分器傳遞函數讓我們建立更精確的模型?？紤]一個反相積分器運放具有有限開環(huán)增益A(s)和輸出阻抗Ro。反饋電容為C輸入電阻為R。通過節(jié)點分析法我們可以推導出包含Ro的閉環(huán)傳遞函數Vout(s)/Vin(s)。這個過程稍顯復雜但結果具有啟發(fā)性。一個更直觀、工程上常用的方法是“反饋環(huán)路分析”結合“輸出負載效應”。我們可以將積分器看作一個理想積分器傳遞函數為-1/(sRC)后面串聯了一個由Ro和C構成的低通濾波器1/(1sRoC)。同時還需考慮有限開環(huán)增益的影響。一個近似的傳遞函數可以表示為H(s) ≈ [ -A(s) / (1 sRC(1A(s)) sRoC*A(s)) ] * [ 1 / (1 sRoC) ]這個公式雖然近似但清晰地分離了兩個關鍵效應括號內第一部分是考慮了有限增益的積分器響應。括號內第二部分就是由輸出阻抗Ro直接引入的額外低通極點。當開環(huán)增益A(s)很大時第一部分近似為理想積分-1/(sRC)。此時整個電路的頻率響應主要受限于第二個因子1/(1sRoC)。其波特圖顯示在頻率f 1/(2πRoC)之后增益將以 -20dB/dec 的速度滾降相位額外滯后45度在該極點頻率處。4.2 通過仿真工具觀察影響理論計算之后我們用仿真來“看見”這些影響。以LTspice或Multisim為例我們可以搭建兩個電路進行對比理想模型電路使用具有極高開環(huán)增益如10^9和零輸出阻抗的運放模型配置成標準反相積分器R10k, C100nF τ1ms。實際模型電路使用一個通用的運放模型如uA741或TL081或者給理想運放模型串聯一個電阻Ro例如50Ω或100Ω來模擬輸出阻抗。仿真實驗設置交流分析掃描頻率從1Hz到1MHz。觀察對比兩者的幅頻和相頻特性曲線。你會清楚地看到帶有Ro的電路其高頻響應會提前開始滾降并且相位曲線會更早地發(fā)生滯后。瞬態(tài)分析輸入一個方波如1Vpp, 100Hz。觀察積分得到的三角波。理想電路得到的三角波線性度很好。而帶有Ro的電路在方波跳變的瞬間dVout/dt最大由于Ro上壓降最大會導致三角波的“拐角”處出現圓滑或臺階線性度變差。輸入一個正弦波如1Vpp, 1kHz。對比輸出波形。雖然可能都是正弦積分后的余弦波但帶有Ro的電路輸出幅度會略有衰減相位也可能有微小偏差。穩(wěn)定性分析最關鍵的進行環(huán)路增益穩(wěn)定性分析。觀察帶有Ro的積分器的相位裕度。你會發(fā)現Ro的引入增加了一個額外的極點顯著減少了相位裕度。如果Ro足夠大或者電容C較大相位裕度可能降低到45度以下導致階躍響應出現振鈴如果低于0度電路就會振蕩。這是在實際調試中經常遇到的“莫名其妙的自激”問題的一個重要根源。實操心得仿真時不要只滿足于看波形。多使用測量和標注功能定量讀取-3dB帶寬、相位裕度、建立時間等參數。將Ro從10Ω逐步增加到200Ω觀察這些參數如何系統(tǒng)性惡化。這個練習能幫你建立起對輸出阻抗影響的“數量級”直覺這對后續(xù)選型至關重要。4.3 關鍵參數的計算與選型參考基于以上分析我們可以得出幾個指導設計的定量準則帶寬準則如果你期望積分器工作的最高頻率為f_max那么由Ro和C引起的極點頻率f_Ro 1/(2πRoC)必須遠高于f_max。工程上通常要求f_Ro 5 * f_max到10 * f_max。由此可以反推對Ro的要求Ro 1 / (2π * 5 * f_max * C)例如f_max 10kHz,C 100nF則要求Ro 1 / (2π*5*10k*100n) ≈ 3.2Ω。這是一個相當苛刻的要求直接排除了許多通用型運放。積分誤差估算對于頻率為f的正弦輸入信號Vin Vp*sin(2πft)理想積分輸出為Vout_ideal -Vp/(2πfRC) * cos(2πft)。其變化率最大值為dVout_ideal/dt_max Vp/(RC)。那么由Ro引起的最大瞬時電壓誤差為Error_max ≈ Ro * C * |dVout_ideal/dt_max| Ro * C * (Vp/(RC)) (Ro/R) * Vp這個結果非常直觀由輸出阻抗引起的動態(tài)積分誤差與輸入信號峰值Vp成正比比例系數是輸出阻抗Ro與輸入電阻R的比值。若要求動態(tài)誤差小于1%則需Ro/R 0.01。如果R10kΩ則要求Ro100Ω。這比帶寬準則往往要寬松一些。穩(wěn)定性判斷輸出阻抗Ro與電容C形成的極點頻率f_Ro必須遠高于運放的單位增益帶寬f_u與積分器增益交點頻率。一個粗略的穩(wěn)定條件是f_Ro f_u。但這需要結合具體的運放補償類型和反饋網絡仔細分析最好通過仿真確認。5. 應對策略與實戰(zhàn)解決方案認識到問題之后我們來看看在實際項目中如何應對輸出阻抗帶來的挑戰(zhàn)。解決方案大致可以分為三類選型規(guī)避、電路補償和架構優(yōu)化。5.1 運放選型尋找低輸出阻抗的器件這是最直接的思路。針對高精度、高速積分應用應優(yōu)先選擇輸出阻抗低的運放。CMOS vs. Bipolar傳統(tǒng)上雙極性Bipolar運放如NE5532的輸出級電流驅動能力強但在高頻下其輸出阻抗可能因 Early 效應等而上升。現代CMOS運放特別是采用軌到軌輸出RRO結構的在閉環(huán)深度反饋下其低頻輸出阻抗可以做得非常低1Ω。但需要注意CMOS運放的輸出阻抗也可能隨輸出電平接近電源軌而變化。查看數據手冊關鍵參數開環(huán)輸出電阻Open-Loop Output Resistance直接給出了Ro的值但通常是低頻值。閉環(huán)輸出阻抗Closed-Loop Output Impedance更實用但廠商不一定直接給出。可以關注在小信號頻率響應曲線中輸出阻抗隨頻率變化的圖表。驅動能力雖然不等同于低阻抗但通常能輸出大電流的運放其輸出級設計也更傾向于低阻抗。關注“輸出短路電流”參數。專用緩沖器/驅動器如果對驅動能力要求極高可以考慮在積分器后面級聯一個專用的單位增益緩沖器或線路驅動器芯片如BUF634、THS3091等。這些器件的輸出阻抗極低可低至0.1Ω以下并且對容性負載的驅動能力很強相當于為積分器提供了一個“超級堅固”的輸出級。但這增加了成本和電路復雜度。5.2 反饋網絡補償技術如果受限于成本或已有器件無法更換運放可以通過修改反饋網絡來補償輸出阻抗的影響。串聯補償電阻Rc在反饋電容C上串聯一個小電阻Rc。這個技巧常用于提高容性負載下的穩(wěn)定性。在積分器中它改變了反饋網絡的阻抗特性。通過精心選擇Rc的值通常為幾歐姆到幾十歐姆可以在Ro和C形成的寄生極點附近引入一個零點從而抵消其帶來的相位滯后提升相位裕度。其代價是在高頻段積分器會退化為一個增益為-Rc/R的反相放大器失去了純積分特性。因此這種方法適用于信號頻率范圍明確且高頻積分特性不重要的場合。選擇Rc時可以通過仿真掃描找到使階躍響應過沖最小臨界阻尼的值。并聯補償電容Cf在反饋電容C兩端并聯一個較小的電容Cf例如C的1/10到1/100。這同樣是為了穩(wěn)定性它降低了反饋網絡在高頻的阻抗增加了高頻反饋系數有助于穩(wěn)定環(huán)路。但它也會限制積分器的高頻增益影響高頻性能。這種方法對補償由Ro引起的極點效果有限更多是針對運放自身的高頻極點。注意事項無論是串聯電阻還是并聯電容都是一種“修補”策略會改變積分器理想的傳遞函數。必須通過精確計算和仿真確保在目標頻段內這種改變帶來的誤差在可接受范圍內。絕對不能在未經驗證的情況下隨意添加。5.3 系統(tǒng)級設計考量有時問題需要在更大的系統(tǒng)框架內解決。降低積分電容C的值從公式f_Ro 1/(2πRoC)和Error_max ∝ Ro/R來看減小C能直接提高f_Ro減輕帶寬限制。但注意積分時間常數τ R*C是固定的減小C意味著必須同比增大R。過大的R會加劇由運放輸入偏置電流引起的失調誤差并且對PCB布局的絕緣電阻要求更高。這是一個需要權衡的折衷。采用“有源積分器”或“狀態(tài)變量濾波器”架構對于要求極高的應用可以考慮更復雜的電路架構。例如使用一個理想積分器可能用高性能、低輸出阻抗的運放實現驅動一個單位增益緩沖器來提供負載驅動?；蛘卟捎脿顟B(tài)變量濾波器Sallen-Key或多反饋拓撲來實現積分功能這些拓撲對運放輸出阻抗的敏感度可能與簡單反相積分器不同有時能提供更好的性能。PCB布局與布線優(yōu)化輸出阻抗是芯片內部的參數但PCB上的走線電阻和電感會與之串聯進一步惡化高頻性能。確保積分器輸出到負載尤其是到反饋電容C的走線盡可能短而粗減少寄生電阻和電感。在運放電源引腳附近放置高質量、低ESR的退耦電容通常為0.1μF陶瓷電容并聯10μF鉭電容并盡量靠近引腳這能為輸出級快速變化的電流提供本地能量源間接改善其瞬態(tài)響應相當于降低了高頻下的有效輸出阻抗。6. 實測調試與常見問題排查理論設計和仿真通過后進入實測階段。這里往往是輸出阻抗問題“現原形”的時候。6.1 實測現象與輸出阻抗關聯分析當你焊接好電路板用示波器和信號發(fā)生器測試時可能會遇到以下現象現象一高頻正弦波積分幅度不足。輸入一個高頻正弦波理論上積分后幅度應反比于頻率。但你發(fā)現超過某個頻率后輸出幅度衰減得比理論計算更快。這很可能就是輸出阻抗Ro和電容C形成的低通濾波器開始起作用了。排查步驟保持輸入幅度不變逐步升高頻率記錄輸出幅度。繪制幅頻曲線與仿真結果或理想計算值對比。如果衰減拐點頻率與1/(2πRoC)估算值接近即可懷疑是Ro的影響?，F象二方波積分得到的三角波線性不佳拐角處圓滑或有過沖/振鈴。在方波跳變沿輸出電壓需要快速變化dV/dt大流經電容C的電流瞬間很大。如果Ro較大會在其上產生較大壓降導致輸出無法緊跟理想值表現為拐角圓滑。如果Ro與C引入的極點影響了穩(wěn)定性則可能表現為振鈴。排查步驟用示波器仔細觀察三角波的上升沿和下降沿。嘗試在反饋電容上串聯一個小電阻Rc從10Ω開始試觀察波形是否改善。如果振鈴消失或線性變好則很可能是Ro相關穩(wěn)定性問題?，F象三電路在空載時正常接上負載尤其是帶輸入電容的ADC或長電纜后自激振蕩。這是輸出阻抗問題與容性負載耦合的典型癥狀。負載電容C_L與Ro形成了另一個極點徹底破壞了環(huán)路穩(wěn)定性。排查步驟先確認空載穩(wěn)定性。然后逐步增加負載可以用一個可調電容模擬觀察何時開始振蕩。解決方案包括在輸出端串聯一個小電阻如10-100Ω隔離負載更換輸出驅動能力更強、對容性負載更不敏感的運放或者在反饋網絡中加入補償。6.2 輸出阻抗的簡易測量方法如果你懷疑手頭運放的輸出阻抗是罪魁禍首可以嘗試測量它。一個簡易的交流測量方法是將運放接成單位增益緩沖器電壓跟隨器模式。輸入端施加一個固定的交流小信號如1kHz, 100mVpp。輸出端先空載用示波器或交流毫伏表測量輸出電壓V_noload。然后在輸出端與地之間接入一個已知的負載電阻R_load選擇與預計Ro同數量級如50Ω、100Ω。再次測量帶載時的輸出電壓V_load。輸出阻抗Ro可以通過分壓公式估算Ro ≈ R_load * (V_noload - V_load) / V_load。注意這個方法測得的是特定頻率本例中1kHz下的閉環(huán)輸出阻抗。它比開環(huán)輸出阻抗更有實際參考價值因為你的電路正是在閉環(huán)下工作。6.3 問題排查速查表現象可能原因排查方向應急解決思路高頻積分幅度衰減過快Ro與C形成低通極點測量/估算f_Ro1/(2πRoC)對比信號頻率換用更低Ro的運放減小C值同比增大R積分三角波線性差拐角圓滑Ro上動態(tài)壓降大觀察方波輸入下的輸出波形計算最大dV/dt換用更低Ro的運放降低輸入信號變化率輸出有振鈴或振蕩Ro引入極點降低相位裕度檢查環(huán)路穩(wěn)定性仿真或實測階躍響應在反饋電容上串聯小電阻Rc在輸出端串聯小電阻隔離帶負載后振蕩Ro與負載電容C_L形成新極點空載是否正常負載特性是什么輸出端串聯小電阻增加運放電源退耦換驅動型運放直流輸出偏移大Ro影響偏置電流通路測量靜態(tài)輸出對比理論計算確保同相端有直流通路選擇低偏置電流運放7. 進階思考輸出阻抗與積分器其他非理想性的交互輸出阻抗很少單獨作惡它通常與運放的其他非理想特性“同流合污”共同限制性能。理解這些交互作用是邁向高水平設計的關鍵。與有限增益帶寬積GBW的交互運放的GBW限制了其可用的開環(huán)增益。在高頻下開環(huán)增益下降導致閉環(huán)輸出阻抗Ro_closed Ro_open / (1Aβ)上升。這意味著輸出阻抗在高頻時實際上會變得更大進一步加劇了對帶寬的限制。在設計寬帶積分器時必須選擇GBW遠高于目標頻段的運放以確保在目標頻段內仍有足夠的環(huán)路增益來壓制輸出阻抗。與壓擺率Slew Rate的交互壓擺率限制了大信號下輸出電壓的最大變化率。當輸入信號快速變化要求輸出dV/dt超過運放的壓擺率時輸出會被鉗位在壓擺率決定的斜率上。此時輸出阻抗的影響會被暫時“掩蓋”因為輸出級已進入非線性區(qū)。但在信號變化率低于壓擺率的小信號區(qū)間輸出阻抗的影響依然存在。因此對于大動態(tài)范圍的積分信號需要同時考量壓擺率和輸出阻抗。與輸入電容的交互運放的反相輸入端對地存在寄生電容包括運放輸入電容和PCB分布電容。這個電容C_in與輸入電阻R形成一個極點也會影響頻率響應和穩(wěn)定性。輸出阻抗Ro通過反饋網絡與這個輸入電容也存在耦合在分析復雜穩(wěn)定性問題時需要一并考慮。通常在反相輸入端并聯一個小補償電容C_comp ≈ sqrt(C*C_in)可以改善穩(wěn)定性但這又會影響高頻積分特性。我個人在實際設計精密積分電路如光電探測器前端積分、電荷放大器時對輸出阻抗的體會尤為深刻。曾經有一個項目使用通用運放做電荷積分信號帶寬要求到100kHz。仿真一切正常但實測發(fā)現80kHz以上信號嚴重衰減。排查了所有可能最后鎖定是運放輸出阻抗在100kHz時已上升到近百歐姆與100pF的積分電容形成了約1.6MHz的極點看似遠高于100kHz但由于運放GBW限制在該頻率下環(huán)路增益已不足閉環(huán)輸出阻抗急劇上升導致有效極點頻率大幅降低。更換了一款單位增益穩(wěn)定、低輸出阻抗、高GBW的CMOS運放后問題立刻解決。這個教訓讓我明白對于積分器這類對輸出節(jié)點“純度”要求極高的電路數據手冊上那個低頻、小信號的輸出阻抗參數只是一個起點必須深入思考它在整個目標頻段內、在具體工作環(huán)路下的真實表現。